基于非均勻量化的極化碼SCL 譯碼器FPGA 實現(xiàn)
摘 要:針對現(xiàn)有均勻量化的連續(xù)消除列表(Successive Cancellation List,SCL)譯碼算法中存儲資源消耗大、布線延遲高的問題,提出了一種采用5 bit 非均勻量化方案的SCL 譯碼算法。該算法保留均勻量化中的對數(shù)似然比(Log-Like-lihood Ratio,LLR)迭代計算方法,采用5 bit 非均勻量化LLR,在LLR 計算模塊中設(shè)計查找表(Look-Up-Table ,LUT)轉(zhuǎn)為6 bit 均勻量化LLR 用于計算。(剩余10442字)
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- 無線電通信技術(shù)
- 2024年06期
目錄
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